研究热点

1 面向AI供电的多芯多相DC-DC功率转换器

随着人工智能的全面爆发，信息产业对算力的需求呈指数级增长。同时，随着集成电路工艺尺寸的不断缩小以及3D堆叠集成芯片系统的发展，处理器功耗和电流密度也呈显著增长趋势。单颗处理器的功耗已超过1000瓦，工作电压小于0.8 V，消耗电流远超1000安，三维垂直供电系统与电源分配网络已成为高性能计算XPU系统的核心瓶颈之一。高效的三维垂直供电（VPD）可为单颗处理器节能100瓦以上，同时减小对散热系统的需求，在配备10万个处理器的数据中心可实现兆瓦级的能源节省。

清华大学路延教授团队在本文中针对面向AI供电的多芯多相DC-DC功率转换器的系统架构、版图布局和环路控制方法等方面进行了前沿技术总结和前瞻性探讨。从48 V到0.8 V负载点的DC-DC功率转换涉及两级或多级的级联架构，各级功率转换器架构类型的选取和中间总线电压的设定是电源领域的一门艺术。同时，大电流输出需要多芯多相DC-DC的并联拓展；集总式的主从环路控制在大规模集成的时候面临着复杂的布线问题；分布式的环形或网格型架构面临着均流均压、切相和跳相的技术难题。展望未来，AI和高性能计算的电力能耗增长或趋于饱和；微观上，处理器对三维垂直供电、超大电流密度、高功率转换效率的需求并未改变。减碳之路，任重道远。

图1. 多芯多相DC-DC功率转换器的环路控制：（a）集总式的主从控制；（b）分布式环形架构；（c）分布式网格架构。

该文章以题为“Multi-chip multi-phase DC−DC converters for AI power: a ring, a chain, or a net, independent or master-slave?”发表在Journal of Semiconductors上。

文章信息：

Multi-chip multi-phase DC−DC converters for AI power: a ring, a chain, or a net, independent or master-slave?

Yan Lu, Zhiguo Tong, Jiacheng Yang, Zhewen Yu, Mo Huang, and Xiangyu Mao

J. Semicond. 2025, 46(7), 070201 doi: 10.1088/1674-4926/25040033

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2 隔离电源芯片技术发展趋势与关键技术综述

近年来，随着光伏储能、电动汽车和通信系统对高压、高可靠性供电方案的迫切需求，隔离电源芯片（Isolated Power Converter）已成为电源管理芯片设计领域的研究热点。在国际顶级会议 ISSCC 2025 上，该方向首次设立“Isolated Power and Gate Drivers”分会场，体现出其快速发展的趋势。

隔离电源芯片通过电气隔离结构实现跨电压域的安全供电，可有效抑制高压系统中的浪涌电流与地环干扰，提升系统稳定性与安全性。相比传统模块化方案，全集成隔离架构（如片上变压器）具备体积小、隔离强度高（>5 kV）、系统成本低等优势，正逐步成为主流技术趋势。

然而，这一集成化趋势也带来三大关键技术挑战：（1）多级能量转换导致低效率（多数方案峰值效率低于 34%），瓶颈主要在于微型变压器和整流器性能受限；（2）高频大电流开关引发严重电磁干扰（EMI），难以满足 CISPR-32 等国际电磁兼容标准；（3）输出电压调控依赖隔离反馈路径实现闭环控制，增加系统设计复杂度与成本。这些问题亟需在架构、工艺和控制机制方面进行系统性突破。

中国科学技术大学程林教授与潘东方研究员在隔离电源芯片方向开展了系统研究，围绕效率提升、EMI 抑制与反馈调控三大核心问题，全面梳理了近年来国内外的关键技术进展与代表性成果：

在效率提升方面，总结了多种提升片上变压器品质因数（Q）的方法，包括引入磁芯材料、超厚金属绕组及 Fan-Out 封装技术，有效突破了传统硅基微型变压器的性能限制。同时指出整流器设计也是影响系统效率的关键因素，介绍了有源整流与双 LC 谐振替代传统整流器的创新方案，转换效率最高提升至 65% 以上。

在EMI 抑制方面，归纳了跳频技术、对称拓扑、多核架构等一系列芯片级、低成本 EMI 抑制策略，可在无需片外拼接电容或磁珠的条件下，满足 CISPR-32 B 类国际标准。

在反馈控制方面，系统比较了本地调节、数字隔离器和负载移相键控（LSK）等多种方案，重点介绍了一种无需隔离器的固有反馈机制，能在不增加额外元件的前提下实现高效稳压调控，简化系统架构并降低成本。

未来，隔离电源芯片将进一步向高压隔离、多输出能力及更高集成度方向演进，为新能源、汽车和通信等领域的新一代系统提供低成本、高效率、高可靠性的隔离电源解决方案。

图1. 隔离电源芯片的最新进展：系统架构、典型变压器实现方案与EMI抑制技术。

该文章以题为“Trends and emerging techniques in isolated power converters”发表在Journal of Semiconductors上。

文章信息：

Trends and emerging techniques in isolated power converters

Lin Cheng, Dongfang Pan

J. Semicond. 2025, 46(7), 070202 doi: 10.1088/1674-4926/25040037

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3 低抖动小数分频锁相环的研究进展与趋势

用于产生频率精准的本振或时钟信号的小数分频锁相环是高速无线与有线通讯系统的核心模块。为了支持日趋复杂的调制方式以在带宽不变的情况下提高通讯系统的数据率，锁相环需要产生低抖动的输出信号。以采用256-QAM调制的5G毫米波系统与采用PAM-4调制的224 Gb/s SerDes系统为例，其中的本振或时钟信号的抖动都需要小于100 fs。由于小数分频锁相环的输出频率不再是参考时钟频率的整数倍，鉴相器所检测的相位误差不仅包含由振荡器与环路噪声所引起的随机部分，还包含由小数分频操作所引起的确定性部分（通常被称为量化误差）。量化误差的存在会恶化锁相环的输出抖动与小数杂散。低抖动小数分频锁相环的设计难点主要在于如何减小或消除量化误差的影响。

近日，澳门大学殷俊老师课题组以如何减小或消除量化误差的影响为主线，以发表于ISSCC 2025上的5个高性能亚100 fs小数分频锁相环芯片为切入点，梳理了基于电荷泵、高增益鉴相器以及两级级联环路架构的主流锁相环的实现方案，总结了一系列降低抖动与杂散的技术，揭示了不同架构的优缺点与适用场景。最后，还讨论了低抖动小数分频锁相环的发展趋势与潜在的性能提升路径。本文可以为正在学习和设计低抖动锁相环的读者提供一个系统性的视角与参考。

图1. 发表于ISSCC 2025上的5个低抖动小数分频锁相环的芯片照片与系统架构。

该文章以题为“Progress and trends of low-jitter fractional-N PLL”发表在Journal of Semiconductors上。

文章信息：

Progress and trends of low-jitter fractional-N PLL

Jun Yin, Haoran Li, Xiaoqi Lin, Rui P. Martins, and Pui-In Mak

J. Semicond. 2025, 46(7), 070203 doi: 10.1088/1674-4926/25040035

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