无线传感器网络 (WSN) 近年来在农业、环境监测、安防等领域广泛应用，但其无电池节点的设计面临严峻的功耗挑战。传统锁相环 (PLL) 架构因包含压控振荡器 (VCO) 和分频器等模块，存在功耗高、面积大、相位噪声累积等问题；而反向散射技术虽能避免载波生成，却易引发自干扰。相比之下，延迟锁相环 (DLL) 凭借无电感结构、低复杂度及高面积效率成为新兴解决方案。

来自美国阿肯色大学的Jeff Dix团队在 Journal of Low Power Electronics and Applications 上发表题为”Design of a Low-Power Delay-Locked Loop-Based 8× Frequency Multiplier in 22 nm FDSOI”的研究论文，提出一种基于DLL的低功耗8倍频器设计，旨在通过优化架构与电路实现超低功耗与高稳定性。

研究内容

该研究采用三级级联的2倍频模块替代传统边缘组合器，通过XOR逻辑与延迟锁相环协同实现8倍频。每级2倍频模块由电压控制延迟线 (VCDL)、XOR门及占空比校正环路 (DCCL) 构成。输入信号经VCDL产生90°延迟后，与原始信号通过XOR门叠加生成2倍频输出。为避免占空比失真，设计团队提出一种新型电荷泵 (CP) 基占空比校正方案：通过无源积分器提取输出信号的直流分量，与参考电压 (VDD/2) 比较后反馈调节VCDL的控制电压，最终将占空比稳定在50%。

为降低功耗，电路采用多项优化设计：

通过控制MOS管栅极电压限制充放电电流，在保证全摆幅输出的同时减少动态功耗；

三级级联架构仅需3个XOR门，相比边缘组合器方案 (需7个门) 显著降低面积与功耗；

占空比校正环路中的运算跨导放大器 (OTA) 与电荷泵均工作在亚阈值区，进一步抑制静态电流。

工艺层面，设计采用22纳米全耗尽型绝缘体上硅 (FDSOI) 技术。该工艺凭借超薄体硅层与埋氧层隔离，有效降低寄生电容并提升器件匹配性，同时增强对短沟道效应的抑制能力，为高频低功耗电路提供理想平台。

实验结果表明，该倍频器在0.8 V供电下仅消耗130 μW功耗，核心面积0.09 mm²。输入305 MHz信号时，输出2.44GHz频率的峰峰值抖动为24 ps (后仿真结果)，杂散电平低于载波25dB以上。通过引入自适应占空比校正机制，电路在-20~110℃温度范围与不同工艺角下均保持50%±5%的占空比精度。与同类工作对比，其性能优势显著：以归一化品质因数 (FOM) 衡量，本文设计以74.01的指标优于现有方案 (91.76~114.53)，主要得益于功耗、面积与带宽的综合优化。

研究总结

该研究成功实现了一种基于22 nm FDSOI工艺的超低功耗DLL倍频器，通过三级2倍频架构与创新占空比校正技术，在0.09 mm²面积内达成8倍频输出，功耗低至130 μW。该设计为无电池传感器节点的载波生成提供了高能效解决方案，其模块化架构与工艺兼容性也为高频低功耗集成电路的拓展应用奠定基础。

原文出自 JLPEA 期刊：https://www.mdpi.com/2597296

期刊主页：https://www.mdpi.com/journal/jlpea

JLPEA 期刊介绍

主编：Davide Bertozzi, University of Manchester, UK

期刊旨在发表低功耗电子方向的创新研究和重要成果。期刊范围涵盖的主题包括但不限于新兴电子器件和工艺技术、模拟、数字和混合信号 VLSI 电路、架构和系统设计、SoC 和嵌入式系统、能量采集和无电池系统、综合和优化工具，以及用于低功耗设计的 CAD 工具和方法。目前被 Scopus、ESCI 等数据库收录。

2023 Impact Factor：1.6

2023 CiteScore：3.6

Time to First Decision：20 Days

Acceptance to Publication：2.7 Days