——模拟架构112 Gb/s PAM-4收发机

近年来，随着新一代信息技术的快速发展，海量数据的传输需求推动网络带宽不断提升。高速接口是交换机、AI芯片和以太网光模块的重要组件，高速收发机技术也是数据传输领域的核心研究内容。目前，商用112 Gb/s PAM-4收发机主要采用数字架构，均衡能力强，但功耗与面积较大，且依赖7 nm以下先进工艺实现高性能DSP。模拟架构的收发机直接在模拟域进行信号处理和数据判决，具有功耗低和面积小的优势，尤其适合芯粒等高密场景。

北京大学集成电路学院盖伟新教授团队面向数据中心、高性能计算和光通信等场景，实现了全球首颗基于28纳米工艺的112-Gb/s PAM-4收发机，在架构与电路设计上取得多项技术创新。针对均衡器分辨率较低导致PAM-4数据传输误码率高的问题，研究团队提出了非均匀分段的发送端前馈均衡器架构，相同功耗下能实现更小的抽头调整步长；提出了高精度跟踪保持和加权求和电路，提高接收端前馈均衡的信噪比及抽头分辨率。针对电路带宽逼近工艺极限的问题，研究团队提出了16路交织的接收端架构，将全速率的信号转换为多路低速信号并行处理，大幅放宽对均衡和判决电路的带宽要求，可支持更高的速率并能显著降低功耗；提出了含有预充态的脉冲发生器，在加速发送数据边沿的同时不引入额外的抖动。针对判决反馈时序在超高速下难以满足的问题，研究团队在接收端通过双频段连续时间线性均衡器初步补偿信道，并利用自适应前馈均衡器精确地补偿剩余的码间干扰，避免使用判决反馈均衡器，不仅能提高数据速率，还能补偿传统模拟架构无法解决的前标码间干扰，进一步降低误码率。

测试结果表明，收发机的核心指标达到国际领先水平。在112 Gb/s速率下，均衡能力高达20.8 dB，为国际同期模拟收发机的最高水平。能效和面积分别为2.29 pJ/b和0.11 mm²，优于国际同期7 nm工艺实现的数字收发机，在芯粒、光模块、VSR/MR电互联等低功耗高密应用中具有显著优势。相关研究成果以 “A 2.29-pJ/b 112-Gb/s Wireline Transceiver With RX Four-Tap FFE for Medium-Reach Applications in 28-nm CMOS”为题，发表于《IEEE固态电路期刊》(IEEE Journal of Solid-State Circuits, Vol. 58, no. 1, January 2023），盖伟新教授为论文通讯作者，博士生叶秉奕为论文第一作者。上述相关研究工作得到国家重点研发计划的支持。

图1. 收发机测试结果。(a) 发送端输出眼图；(b) 接收端片上眼图；(c) 误码率浴盆曲线; (d) 芯片显微照片。