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纳电子时代摩尔定律还灵吗？（090915）
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纳电子时代摩尔定律还灵吗？
闵应骅
许多人对摩尔定律特别热衷，关心它能不能延续下去。摩尔定律说集成电路上的晶体管数每18-24月会翻一翻。四十年来的经验证明，摩尔定律一直是正确的。每一代集成电路都把晶体管的宽度和高度降低到1∕√2，单位面积的晶体管数就增加一倍。所以才有0.18→0.13→90nm→65nm→45nm→…。（0.18/√2=0.13）。但是，现在由微电子时代进入纳电子时代，集成电路加工工艺进入90纳米以后，摩尔定律以后还灵吗？
纳米集成电路现在碰到的主要是两大问题：高速和能耗。在纳米集成电路制造过程中，由于线宽只有几个原子，生产过程的变差不可避免。制造出来，即使是好的，有的晶体管快，有的晶体管慢，线间还相互干扰。如果按最坏的情况来设计，高速芯片基本上做不出来。所以，我们才会有同一设计、同一批产品的CPU，有的可以工作在2.7G，有的是2G，有的只有1G。而速度和功耗又是互相矛盾的。对CMOS电路，工作频率越过，功耗就会大。例如用193nm的ArF准分子激光光刻很难做到几十纳米的精确度。不过，最近Intel称已将193nm沉浸式光刻技术延伸至15nm制程，至少已在实验室得到了实现。当材料加工达到原子级，随机性不可避免。例如，阈值电压的变化、晶体管门边缘的粗糙、绝缘层厚度的变化等。
本人提出的布尔过程论就是为了做定时分析，其精度可以和SPICE媲美，而速度可以提高两个数量级。这是一种确定性的定时分析方法。但是，由于计算复杂性的原因，未被公司应用，甚至一些研究生也望而生畏。现在，Michael Orshansky和Wei-Shen Wang等人提出统计定时分析方法。统计方法是从宏观的角度，在生产过程和工艺参数已知的情况下，考虑和计算最大通路时间延迟的分布。这种方法并不从结构上确定某一条通路延迟是多少，而是从总体来看，某一种生产过程，能有多少芯片达到多少运行速率。这对改进设计和工艺过程都是有价值的。对于芯片测试和诊断效果也许会差些。至于摩尔定律是不是还灵，我不大在意。物理学家们所说的死限，我也不在乎。根据存在的实际问题，关注集成电路设计、测试、制造、封装技术的发展，恐怕更加现实一点。
https://wap.sciencenet.cn/blog-290937-255686.html
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闵应骅
许多人对摩尔定律特别热衷，关心它能不能延续下去。摩尔定律说集成电路上的晶体管数每18-24月会翻一翻。四十年来的经验证明，摩尔定律一直是正确的。每一代集成电路都把晶体管的宽度和高度降低到1∕√2，单位面积的晶体管数就增加一倍。所以才有0.18→0.13→90nm→65nm→45nm→…。（0.18/√2=0.13）。但是，现在由微电子时代进入纳电子时代，集成电路加工工艺进入90纳米以后，摩尔定律以后还灵吗？
纳米集成电路现在碰到的主要是两大问题：高速和能耗。在纳米集成电路制造过程中，由于线宽只有几个原子，生产过程的变差不可避免。制造出来，即使是好的，有的晶体管快，有的晶体管慢，线间还相互干扰。如果按最坏的情况来设计，高速芯片基本上做不出来。所以，我们才会有同一设计、同一批产品的CPU，有的可以工作在2.7G，有的是2G，有的只有1G。而速度和功耗又是互相矛盾的。对CMOS电路，工作频率越过，功耗就会大。例如用193nm的ArF准分子激光光刻很难做到几十纳米的精确度。不过，最近Intel称已将193nm沉浸式光刻技术延伸至15nm制程，至少已在实验室得到了实现。当材料加工达到原子级，随机性不可避免。例如，阈值电压的变化、晶体管门边缘的粗糙、绝缘层厚度的变化等。
本人提出的布尔过程论就是为了做定时分析，其精度可以和SPICE媲美，而速度可以提高两个数量级。这是一种确定性的定时分析方法。但是，由于计算复杂性的原因，未被公司应用，甚至一些研究生也望而生畏。现在，Michael Orshansky和Wei-Shen Wang等人提出统计定时分析方法。统计方法是从宏观的角度，在生产过程和工艺参数已知的情况下，考虑和计算最大通路时间延迟的分布。这种方法并不从结构上确定某一条通路延迟是多少，而是从总体来看，某一种生产过程，能有多少芯片达到多少运行速率。这对改进设计和工艺过程都是有价值的。对于芯片测试和诊断效果也许会差些。至于摩尔定律是不是还灵，我不大在意。物理学家们所说的死限，我也不在乎。根据存在的实际问题，关注集成电路设计、测试、制造、封装技术的发展，恐怕更加现实一点。
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